Leaks von Moore's Law is Dead sind immer mit Vorsicht zu genießen, doch mit einigen Vorhersagen lag der YouTube-Channel in der Vergangenheit auch richtig. Das vorweg geschickt, dreht sich ein aktuelles Gerücht um die „X3D-Variante“ von AMDs Zen-6-Architektur für AMD Ryzen und AMD Epyc. Der Cache soll wachsen und stapelbar sein.

96 MB 3D V-Cache in zwei Schichten stapelbar

Konkret spricht MLID von in Zukunft 96 MB großen 3D-V-Cache-Chips (X3D-Cache) und bis zu zwei Lagen, was jeweils 192 MB Zusatz-Cache pro Chiplet bedeuten würde. Bis dato sind es 64 MB ungestapelt. Neu bei Zen 5 im Desktop (Ryzen 9000) war, dass der Cache nicht mehr auf dem CPU-Kern-Chiplet sitzt, sondern darunter – was höhere Taktraten über einen höheren Verbrauch möglich macht.

50 Prozent mehr Kerne, 50 Prozent mehr Cache?

96 statt 64 MB bedeuten 50 Prozent mehr Kapazität. Dasselbe gilt für den mutmaßlich in Zukunft 48 statt 32 MB großen L3-Cache im CPU-Chiplet.

Sofern die Gerüchteküche Recht behält und AMD mit Zen 6 auf 12-Kern-Zen-6-Chiplets wechselt (bis dato 8 Kerne), käme auch das einem Wachstum um 50 Prozent gleich. Pro Kern gäbe es also nicht mehr Zusatz-L3-Cache – weder direkt im Die noch per 3D V-Cache. Dafür wären zwei Stapel Speicher erforderlich.

I can confirm 96 MB of Cache per V-Cache layer, and that your prior leaks stating Zen 6 can stack multiple layers is correct. Like your other sources, I have no proof AMD will give 2-Hi X3D to consumers, but I can say its possible for a 12-Core 240 MB L3 Zen 6 gaming chip to exist!

„Ryzen 10000X3D“ aber nur mit einer Schicht?

Dass „Zen 6 X3D“ auch im Desktop mit zwei Schichten 3D V-Cache kommt, ist dennoch fraglich, es sei denn, AMD ist direkt in der nächsten Generation wirklich in der Lage zwei Lagen Cache unter den CPU-Die zu packen – denn den Vorteil dieser Anordnung dürfte sich AMD für Gaming-PCs nicht mehr nehmen lassen. Und das muss sich am Ende auch noch rechnen. Bei den Ryzen 9 9000X3D hatte AMD die Entscheidung, wieder nur ein Chiplet mit 3D V-Cache auszustatten, mit den höheren Kosten bei zugleich wenig bis gar keinem Vorteil begründet.

Zen 6 für Venice in 2 nm inzwischen bestätigt

Offiziell bestätigt hat AMD zu Zen 6 bis dato nur, dass die Architektur im Server (Epyc) als „Venice“ bis zu 256 Kerne bieten und in TSMC 2 nm gefertigt werden wird. MRDIMM am 16-Kanal-Interface wird über die neuen Sockel SP7 und SP8 angebunden. Die Leistung soll um den Faktor 1,7 steigen. Aktuell bietet Epyc maximal 128 große Zen-5-Kerne oder 192 kleinere Zen-5c-Kerne. „Venice“ soll im Jahr 2026 erscheinen.